近日，北京大學(xué)彭練矛院士/張志勇教授團隊造出一款基于陣列碳納米管的 90nm 碳納米管晶體管，具備可以高度集成的能力。

基于該90nm 碳納米管晶體管技術(shù)，目前該團隊研發(fā)的高靈敏碳納米管晶體管氫氣傳感器產(chǎn)品已經(jīng)上市，其探測限可以達到 0.5ppm，屬于的氫氣傳感器產(chǎn)品，也是世界碳納米管芯片產(chǎn)品。

碳基電子技術(shù)將在未來 3 年左右用于傳感器芯片領(lǐng)域，以及在未來 5-8 年左右用于射頻芯片領(lǐng)域，并將在未來 15 年內(nèi)用于數(shù)字芯片領(lǐng)域。

在 90nm 及以下技術(shù)節(jié)點的數(shù)字集成電路中，碳納米管半導(dǎo)體具備一定的應(yīng)用潛力，同時這也為進一步探索全碳基集成電路提供了深入見解。

對于相關(guān)論文審稿人評價稱：“研究人員展示了面積小于 1 平方微米的 6 管 SRAM 單元，是新型集成電路技術(shù)的里程碑。"

研究中，通過利用該團隊此前研發(fā)的碳納米管陣列薄膜，以及借助縮減晶體管柵長和源漏接觸長度的手段，課題組制備出柵間距（CGP， contacted gate pitch）為 175nm 的碳納米管晶體管，其開態(tài)電流達到 2.24mA/μm、峰值跨導(dǎo) gm 為 1.64mS/μm。相比 45nm 的硅基商用節(jié)點器件，該晶體管的性能更高。

基于此，該團隊根據(jù)業(yè)界的集成度標準，制備一款靜態(tài)隨機存取存儲器單元（SRAM，Static Random-Access Memory），其整體面積僅有 0.976 平方微米，包含 6 個晶體管（6T）。

在主流的數(shù)字集成電路技術(shù)中，SRAM 單元面積是衡量實際集成密度的重要參數(shù)。盡管大量研究都曾演示過碳納米管或低維半導(dǎo)體材料的 6T SRAM，但是它們的單元面積遠遠大于硅基 90nm 節(jié)點的 SRAM 單元，在集成度依然有待提高。

而該課題組采用非硅基的半導(dǎo)體材料，造出整體面積小于 1 平方微米的 6-T SRAM 電路，這表明碳基數(shù)字集成電路可以滿足 90nm 技術(shù)節(jié)點的集成度需求。

在此基礎(chǔ)之上，該團隊進一步探索了碳基晶體管縮減的可能性，證明按照嚴格的工業(yè)門標準，可以將碳基晶體管縮減到亞 10nm 的技術(shù)節(jié)點。

考慮到低維半導(dǎo)體器件在接觸電阻的時候，會讓電阻隨著接觸長度的縮減而出現(xiàn)急劇增大，這會讓器件的整體尺寸無法縮減。

為此，課題組提出全接觸的結(jié)構(gòu)，結(jié)合側(cè)面接觸和末端接觸的載流子注入機制，讓器件不僅表現(xiàn)出更低的接觸電阻，并能擁有更弱的接觸長度依賴性。

基于全接觸的結(jié)構(gòu)，該團隊嘗試將碳管晶體管 CGP 縮減至 55nm，這對應(yīng)著硅基晶體管中的 10nm 技術(shù)節(jié)點。與此同時，這款碳管晶體管的性能卻優(yōu)于基于硅基的 10nm 節(jié)點的 PMOS 晶體管。

本次成果同時展示了碳納米管晶體管在性能和集成度上的優(yōu)勢，結(jié)合其工藝簡單、低功耗以及適合單片三維集成的特點，將讓碳納米管晶體管技術(shù)在高性能數(shù)字集成電路領(lǐng)域中發(fā)揮重大優(yōu)勢，從而成為一種通用的芯片平臺技術(shù)，進而有望用于高性能計算、人工智能、寬帶通信、智能傳感等領(lǐng)域。

據(jù)了解，集成電路的主要發(fā)展方式是通過縮減晶體管尺寸提高性能和集成度，同時降低功耗和制造成本。為了繼續(xù)推進集成電路的發(fā)展，針對未來電子學(xué)的核心材料、器件結(jié)構(gòu)以及系統(tǒng)架構(gòu)，學(xué)界和業(yè)界進行了廣泛探索和深入研究。

其中，關(guān)注的方式是：采用超薄、高載流子遷移率的半導(dǎo)體，來構(gòu)建包括二維半導(dǎo)體材料、一維半導(dǎo)體納米線和碳納米管等 CMOS（Complementary Metal Oxide Semiconductor，互補金屬氧化物半導(dǎo)體）器件，這些器件比硅基晶體管具有更好的可縮減性和更高的性能。因此，一直以來人們使用這些器件來構(gòu)建納米晶體管。

目前，碳納米管晶體管已經(jīng)展現(xiàn)出超越商用硅基晶體管的潛力，在數(shù)字集成電路應(yīng)用中被寄予厚望。

然而，多數(shù)研究僅僅關(guān)注器件的柵長縮減，并未真正展現(xiàn)碳納米管晶體管在集成度上的潛力。而集成電路關(guān)注的主要技術(shù)指標是多方面的，包括性能、功耗和集成度。

早在 2018 年初，張志勇就打算按照集成電路業(yè)界的技術(shù)節(jié)點發(fā)布標準，研發(fā)基于 90nm 技術(shù)節(jié)點的碳納米管 CMOS 芯片工藝。

張志勇說：“為此，我先是考察了材料、設(shè)備、工藝技術(shù)的成熟度，然后物色和培養(yǎng)主攻這一方向的博士生林艷霞，耗時一年之久我培訓(xùn)了林艷霞在器件物理和工藝上的知識。"

后來，張志勇交給林艷霞一項目標：完成最小的晶體管和集成電路單元，并使用學(xué)校實驗室的研究型設(shè)備，來完成使用業(yè)界設(shè)備都難以完成的工藝。

這不僅要求林艷霞要對器件物理有著深入理解，還得具備的實驗技巧，最重要的是需要堅韌的品質(zhì)。

后來，林艷霞整整做了五年。張志勇說：“中途又經(jīng)歷了三年，實驗斷斷續(xù)續(xù)，她也多次瀕臨情緒奔潰。印象最深的是有兩次她哭著跟我抱怨：老師為什么把這么難的事讓我做？但她還是堅持下來，完成了這項工作。"

最終，相關(guān)論文以《將對齊的碳納米管晶體管縮放到低于 10nm 節(jié)點》（Scaling aligned carbon nanotube transistors to a sub-10nm node）為題發(fā)在 Nature Electronics[1]。

北京大學(xué)前沿交叉學(xué)科研究院博士生林艷霞和北京大學(xué)碳基電子學(xué)研究中心曹宇副研究員是共同一作，北京元芯碳基集成電路研究院、北京大學(xué)電子學(xué)院、碳基電子學(xué)研究中心彭練矛院士和張志勇教授擔(dān)任共同通訊作者。

來源：傳感器專家網(wǎng)